D触发器

D触发器是一个具有记忆功能的，具有两个稳定状态的信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。因此，D触发器在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态，即"0"和"1"，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。D触发器有集成触发器和门电路组成的触发器。触发方式有电平触发和边沿触发两种，前者在CP(时钟脉冲)=1时即可触发，后者多在CP的前沿（正跳变0→1）触发。D触发器的次态取决于触发前D端的状态，即次态=D。因此，它具有置0、置1两种功能。对于边沿D触发器，由于在CP=1期间电路具有维持阻塞作用，所以在CP=1期间，D端的数据状态变化，不会影响触发器的输出状态。D触发器应用很广，可用做数字信号的寄存，移位寄存，分频和波形发生器等等。

结构

D触发器（dataflip-flop或delayflip-flop）由4个与非门组成，其中G1和G2构成基本RS触发器。电平触发的主从触发器工作时，必须在正跳沿前加入输入信号。如果在CP高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。而边沿触发器允许在CP触发沿来到前一瞬间加入输入信号。这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。边沿D触发器也称为维持-阻塞边沿D触发器。边沿D触发器可由两个D触发器串联而成，但第一个D触发器的CP需要用非门反向。

工作原理

SD和RD接至基本RS触发器的输入端，它们分别是预置和清零端，低电平有效。当SD=1且RD=0时(SD的非为0，RD的非为1，即在两个控制端口分别从外部输入的电平值，原因是低电平有效)，不论输入端D为何种状态，都会使Q=0，Q非=1，即触发器置0；当SD=0且RD=1(SD的非为1，RD的非为0）时，Q=1，Q非=0，触发器置1，SD和RD通常又称为直接置1和置0端。我们设它们均已加入了高电平，不影响电路的工作。

工作过程如下：

1）CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=Q5非=D非。

2）当CP由0变1时触发器翻转。这时G3和G4打开，它们的输入Q3和Q4的状态由G5和G6的输出状态决定。Q3=Q5非=D非，Q4=Q6非=D。由基本RS触发器的逻辑功能可知，Q=Q3非=D。

3）触发器翻转后，在CP=1时输入信号被封锁。这是因为G3和G4打开后，它们的输出Q3和Q4的状态是互补的，即必定有一个是0，若Q3为0，则经G3输出至G5输入的反馈线将G5封锁，即封锁了D通往基本RS触发器的路径；该反馈线起到了使触发器维持在1状态和阻止触发器变为0状态的作用，故该反馈线称为置1维持线，置0阻塞线。Q4为0时，将G3和G6封锁，D端通往基本RS触发器的路径也被封锁。Q4输出端至G6反馈线起到使触发器维持在0状态的作用，称作置0维持线；Q4输出至G3输入的反馈线起到阻止触发器置1的作用，称为置1阻塞线。因此，该触发器常称为维持-阻塞触发器。

总之，该触发器是在CP正跳沿前接受输入信号，正跳沿时触发翻转，正跳沿后输入即被封锁，三步都是在正跳沿后完成，所以有边沿触发器之称。与主从触发器相比，同工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。/span>。由基本RS触发器的逻辑功能可知，Q=Q3非=D。

特征

功能表

CLK

Q

QN

时钟上升沿

0

1

时钟上升沿

1

0

0

last Q

last QN

1

last Q

last QN

脉冲特性

1、建立时间

由于CP信号是加到门G3和G4上的，因而在CP上升沿到达之前门G5和G6输出端的状态必须稳定地建立起来。输入信号到达D端以后，要经过一级门电路的传输延迟时间G5的输出状态才能建立起来，而G6的输出状态需要经过两级门电路的传输延迟时间才能建立，因此D端的输入信号必须先于CP的上升沿到达，而且建立时间应满足：tset≥2tpd。

2、保持时间

为实现边沿触发，应保证CP=1期间门G5的输出状态不变，不受D端状态变化的影响。为此，在D=0的情况下，当CP上升沿到达以后还要等门G3输出的低电平返回到门G5的输入端以后，D端的低电平才允许改变。因此输入低电平信号的保持时间为tHL≥tpd。在D=1的情况下，由于CP上升沿到达后G4的输出将G3封锁，所以不要求输入信号继续保持不变，故输入高电平信号的保持时间tHH=0。

3、传输延迟时间

从CP上升沿到达时开始计算，输出由高电平变为低电平的传输延迟时间tPHL和由低电平变为高电平的传输延迟时间tPLH分别是:tPHL=3tpdtPLH=2tpd。

4、最高时钟频率

为保证由门G1～G4组成的同步RS触发器能可靠地翻转，CP高电平的持续时间应大于tPHL,所以时钟信号高电平的宽度tWH应大于tPHL。而为了在下一个CP上升沿到达之前确保门G5和G6新的输出电平得以稳定地建立，CP低电平的持续时间不应小于门G4的传输延迟时间和tset之和，即时钟信号低电平的宽度tWL≥tset+tpd。

在实际集成触发器中，每个门传输时间是不同的，并且作了不同形式的简化，因此上面讨论的结果只是一些定性的物理概念。其真实参数由实验测定。

在考虑建立保持时间时，应该考虑时钟树向后偏斜的情况，在考虑建立时间时应该考虑时钟树向前偏斜的情况。在进行后仿真时，最大延迟用来检查建立时间，最小延时用来检查保持时间。

建立时间的约束和时钟周期有关，当系统在高频时钟下无法工作时，降低时钟频率就可以使系统完成工作。保持时间是一个和时钟周期无关的参数，如果设计不合理，使得布局布线工具无法布出高质量的时钟树，那么无论如何调整时钟频率也无法达到要求，只有对所设计系统作较大改动才有可能正常工作，导致设计效率大大降低。因此合理的设计系统的时序是提高设计质量的关键。在可编程器件中，时钟树的偏斜几乎可以不考虑，因此保持时间通常都是满足的。

语言设计

使用VHDL语言设计D触发器

LIBRARYieee;

USEieee.std_logic_1164.all;

ENTITYdflipflopIS

PORT(D,C:INSTD_LOGIC;

Q:OUTSTD_LOGIC);

ENDdflipflop;

ARCHITECTUREBehaviorOFdflipflopIS

BEGIN

PROCESS(C)

BEGIN

IFC'EVENTANDC='1'THEN

Q<=D;

ENDIF;

ENDPROCESS;

ENDBehavior;

使用VerilogHDL语言实现D触发器（带R、S端）

//门级

modulecfq(s,r,d,clk,q,qbar);

inputs,r,d,clk;

outputq,qbar;

wirena1,na2,na3,na4;

nand

nand1(na1,s,na4,na2),

nand2(na2,r,na1,clk),

nand3(na3,na2,clk,na4),

nand4(na4,na3,r,d),

nand5(q,s,na2,qbar),

nand6(qbar,q,r,na3);

endmodule

或

//行为级

moduledff_rs_async(clk,r,s,d,q);

inputclk,r,s,d;

outputq;

regq;

always@(posedgeclkorposedgerorposedges)

begin

if(r)q<=1'b0;

elseif(s)q<=1'b1;

elseq<=d;

end

endmodule

d触发器芯片有:

双D触发器74LS74

74LS364八D触发器（三态）

7474、74H74、74F74、74ALS74、74L74、74LS74A、74S74、74HC73、74C74双D型正沿触发器（带预置和清除端）

74174、74LS174、74F174、74ALS174、74S174、74HC174、74C174六D型触发器（带清除端）

74175、74LS175、74F175、74ALS175、74S175、74HC175、74C175四D型触发器（带清除端）

74273、74LS273、74S273、74F273、74ALS273、74HC273八D型触发器（带清除端）

74LS377、74F377、74S3777八D触发器

74LS378、74F378、74S378、74HC378六D触发器

74LS379、74F379、74S379、74HC379八D触发器